000010345 001__ 10345 000010345 005__ 20190219123653.0 000010345 037__ $$aTESIS-2013-033 000010345 041__ $$aspa 000010345 080__ $$a004 000010345 1001_ $$aAparicio Cardiel, Luis Carlos 000010345 24500 $$aJerarquía de memoria para instrucciones y cálculo del WCET 000010345 260__ $$aZaragoza$$bUniversidad de Zaragoza, Prensas de la Universidad$$c2013 000010345 300__ $$a201 000010345 4900_ $$aTesis de la Universidad de Zaragoza$$v2013-17$$x2254-7606 000010345 500__ $$aPresentado: 21 02 2013 000010345 502__ $$aTesis-Univ. Zaragoza, Informática e Ingeniería de Sistemas, 2013$$bZaragoza, Universidad de Zaragoza$$c2013 000010345 506__ $$aby-nc-nd$$bCreative Commons$$c3.0$$uhttps://creativecommons.org/licenses/by-nc-nd/3.0/ 000010345 520__ $$aUno de los principales retos de los sistemas de tiempo real es el cálculo del tiempo de ejecución del peor caso (WCET/Worst Case Execution Time), es decir, determinar el tiempo de ejecución del camino más largo. El cálculo del WCET tiene que ser seguro y también preciso, ya que la planificabilidad del sistema debe estar garantizada antes de su ejecución. El mercado de los sistemas de tiempo real añade una restricción importante en el diseño de la jerarquía de memoria, la necesidad de conocer un límite máximo del tiempo de ejecución, ya que este tiempo depende en gran medida del número máximo de fallos de cache que se producirán durante la ejecución. Pero, el análisis del comportamiento temporal en el peor caso de la cache es complejo, por lo tanto los diseñadores de sistemas de tiempo real descartan su utilización. En esta Tesis se analiza el comportamiento en el peor caso de varias jerarquías de memoria para instrucciones. En concreto se estudia, tanto una cache de instrucciones convencional, como una cache que pueda fijar su contenido. El principal objetivo de este análisis es conseguir el mejor rendimiento, en un sistema de tiempo real, de la jerarquía de memoria estudiada. Así pues, también se presentan diferentes técnicas de análisis y cálculo del WCET para cada una de las jerarquías de memoria estudiadas. Para una cache de instrucciones convencional con algoritmo de reemplazo LRU, analizamos su comportamiento en el peor caso y demostramos que el número de caminos relevantes generado por estructuras condicionales dentro de bucles no depende del número de iteraciones del bucle, sino que depende del número de caminos del condicional. Esto permite obtener la contribución exacta al WCET de los accesos a memoria, cuando el número de caminos condicionales dentro de un bucle no es grande. Así pues, proponemos una técnica para determinar la contribución exacta al WCET de los accesos a memoria. A esta técnica la denominamos poda dinámica de caminos. Estudiamos una jerarquía de memoria formada por un LB (Line Buffer) y una cache que pueda fijar su contenido (Lockable iCache). Para esta jerarquía de memoria proponemos un algoritmo óptimo que selecciona las líneas a fijar en la cache durante la ejecución de cada tarea del sistema. A este algoritmo lo hemos denominado Lock-MS (Lock for Maximize Schedulability). Además, proponemos una nueva jerarquía de memoria en sistemas de tiempo real con hardware de prebúsqueda secuencial (PB/Prefetch Buffer) y analizamos su influencia en el WCET de cada tarea. El LB y el PB capturan muy bien la localidad espacial y reducen considerablemente el WCET de las tareas. También permiten reducir la capacidad de la Lockable iCache sin comprometer la planificabilidad del sistema. Dado un conjunto de tareas que podrían formar un sistema de tiempo real, para cada una de las jerarquías de memoria analizadas, proponemos técnicas de análisis y cálculo del WCET totalmente seguro y más preciso que el obtenido con las técnicas de análisis ya descritas en la literatura. Finalmente, también se presenta un estudio sobre el consumo energético de una jerarquía de memoria formada por un LB, un PB y una Lockable iCache. Los resultados de este estudio indican que el camino del WCET de una tarea no coincide con el camino del WCEC (Worst Case Energy Consumption) de dicha tarea. 000010345 6531_ $$aarquitectura de ordenadores 000010345 6531_ $$asistemas en tiempo real 000010345 6531_ $$awcet 000010345 6531_ $$ajerarquía de memoria 000010345 700__ $$aRodríguez Lafuente, Clemente$$edir. 000010345 700__ $$aSegarra Flor, Juan$$edir. 000010345 7102_ $$aUniversidad de Zaragoza$$bInformática e Ingeniería de Sistemas 000010345 8560_ $$fzaguan@unizar.es 000010345 8564_ $$s3257641$$uhttps://zaguan.unizar.es/record/10345/files/TESIS-2013-033.pdf$$zTexto completo (spa) 000010345 909CO $$ooai:zaguan.unizar.es:10345 000010345 909co $$ptesis 000010345 909CO $$pdriver 000010345 9102_ $$aArquitectura y tecn. Computadoras$$bInformática e Ingeniería de Sistemas 000010345 980__ $$aTESIS