TAZ-TFG-2016-4301


Generación automática de verificación en System Verilog de un banco de registros VHDL

López Azcona, Lucas
Navarro Tabernero, Denis (dir.) ; Resano Ezcaray, Jesús Javier (dir.)

Universidad de Zaragoza, EINA, 2016
Informática e Ingeniería de Sistemas department, Arquitectura y Tecnología de Computadores area

Graduado en Ingeniería Informática

Abstract: Realización de un proyecto para la empresa BSH consistente en generar la verificación automática de un sistema de bancos de registros implementados en VHDL.

Tipo de Trabajo Académico: Trabajo Fin de Grado

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El registro pertenece a las siguientes colecciones:
Academic Works > Trabajos Académicos por Centro > escuela-de-ingeniería-y-arquitectura
Academic Works > End-of-grade works



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