TAZ-TFG-2024-4769

Implementación de un acelerador para árboles de decisión tipo Gradient Boosting en plataformas RISC-V

Rubio Jorge, Ángel
Pérez Pedrajas, Samuel (dir.) ; Alcolea Moreno, Adrián (dir.)

Resano Ezcaray, Jesús Javier (ponente)

Universidad de Zaragoza, EINA, 2024
Informática e Ingeniería de Sistemas department, Arquitectura y Tecnología de Computadores area

Graduado en Ingeniería Informática

Abstract: Este proyecto se ha basado en el diseño, implementación e integración de un acelerador de hardware basado en Gradient Boosting Decision Trees (GBDT) en una arquitectura RISC-V. Los GBDT son un modelo utilizado para tareas de clasificación y regresión. Este estudio busca implementar un acelerador en un procesador que sea capaz de gestionar y clasificar píxeles en imágenes hiperespectrales utilizando los GBDT. El estudio se ha dividido en varias fases. Se comenzó identificando los requisitos computacionales para iniciar la nueva unidad funcional. A continuación tuvo lugar un análisis detallado para encontrar un patrón de instrucción común en diferentes partes del código. Al encontrarlo, fue posible realizar un estudio más exhaustivo sobre el coste computacional. Estas instrucciones se ejecutaron en diferentes secciones del código original. La idea principal de este proyecto es fusionar estas instrucciones en una sola. Al hacer esto, se reduce el tiempo computacional ya que esta nueva instrucción solo tiene que pasar por cada fase del procesador una vez en lugar de dos o hasta cuatro veces, dependiendo del patrón. La nueva instrucción y su correspondiente unidad funcional han sido diseñadas e implementadas en un procesador RISC-V de 32 bits y 5 etapas. Esta nueva unidad de hardware combina lógica de bit a bit, desplazamiento y suma todo en uno. La unidad se ha añadido al procesador en la etapa de ejecución, creando un nuevo módulo y modificando las señales de control para que funcione correctamente. Esta unidad ha pasado por varias fases de validación. El análisis de rendimiento de la nueva unidad ha demostrado una mejora significativa en el tiempo de ciclo de ejecución. El procesador, con la nueva unidad adjunta, ha logrado una aceleración de hasta un 27\% en comparación con el procesador original. El nuevo diseño se implementó en una FPGA para evaluar los costes de hardware. Los resultados revelaron un aumento del 8.8\% en el uso de la memoria lógica y un aumento del 3\% en el consumo de energía. Combinando estos dos datos, se puede obtener la variación de consumo energético. Los resultados muestran que existe un descenso del consumo de casi el 20\% realizando la misma actividad, un dato muy positivo. Este proyecto muestra cómo pequeños cambios en el hardware pueden mejorar significativamente la velocidad de ejecución mientras se mantienen bajos costes de hardware y consumo de energía. Por otro lado, la arquitectura del procesador, dividida en diferentes módulos, permite la escalabilidad al facilitar la adición de nuevas instrucciones o módulos.

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