000016039 001__ 16039 000016039 005__ 20150325205535.0 000016039 037__ $$aTAZ-PFC-2014-426 000016039 041__ $$aspa 000016039 1001_ $$aPedro Zapater, Alba 000016039 24500 $$aCaracterización de instrucciones en aplicaciones de cloud 000016039 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2014 000016039 506__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/ 000016039 520__ $$aLas tendencias de mercado indican que el negocio de los procesadores para grandes centros de datos va a seguir creciendo, impulsado por la economía de la virtualización y la gran penetración empresarial y social de las aplicaciones que residen en las nubes (cloud computing). Para diseñar un procesador de futuro adaptado a este mercado es necesario experimentar con una carga de trabajo apropiada. Por ello, en este proyecto nos hemos centrado en caracterizar el comportamiento de la cache de instrucciones para un sistema de cuatro procesadores, usando el conjunto de aplicaciones Cloudsuite 2.0 del laboratorio de investigación Parsa, representativo del cloud computing. Hemos usado la plataforma de simulación Simics, un simulador de sistema completo, trabajando con las cinco aplicaciones de Cloudsuite que están acompañadas de checkpoints públicos. Además, se ha contribuido con un tutorial de Simics, acompañado de material práctico, para facilitar y agilizar la fase de formación de otros proyectos que también utilicen esta plataforma. Para realizar los experimentos deseados se han programado dos módulos de Simics de jerarquía de memoria basados en el módulo g-cache, que implementan dos algoritmos eficientes y específicos para registrar tasas de fallos y huellas de memoria. Un algoritmo obtiene resultados para múltiples caches en una sola simulación y el otro está especializado en caches completamente asociativas. A partir de estos experimentos hemos analizado los benchmarks en cuanto a su tasa de fallos, en función de su tamaño y de su asociatividad, sugiriendo configuraciones prácticas de tamaño y asociatividad para cada aplicación. También se ha examinado la huella de memoria de instrucciones a lo largo del tiempo, concluyendo que todas las aplicaciones tardan muchos segundos en entrar en régimen estacionario y que la aparición de varias fases complica la selección de ventanas de simulación. Y finalmente, se ha calculado el ancho de banda de instrucciones agregado para los cuatro procesadores simulados, concluyendo que la presión sobre el siguiente nivel puede ser bastante grande, y sugiriendo configuraciones de ese segundo nivel con capacidad para absorber las demandas del primero. 000016039 521__ $$aIngeniero en Informática 000016039 540__ $$aDerechos regulados por licencia Creative Commons 000016039 6531_ $$acloud computing 000016039 6531_ $$asimulación de memoria cache 000016039 6531_ $$asimics 000016039 6531_ $$acloudsuite 2.0 000016039 700__ $$aViñals Yúfera, Víctor$$edir. 000016039 7102_ $$aUniversidad de Zaragoza$$bInformática e Ingeniería de Sistemas$$cArquitectura y Tecnología de Computadores 000016039 8560_ $$f589294@celes.unizar.es 000016039 8564_ $$s1632865$$uhttps://zaguan.unizar.es/record/16039/files/TAZ-PFC-2014-426.pdf$$yMemoria (spa) 000016039 909CO $$ooai:zaguan.unizar.es:16039$$pproyectos-fin-carrera$$pdriver 000016039 950__ $$a 000016039 980__ $$aTAZ$$bPFC$$cEINA