164763 20251203145554.0 TAZ-TFG-2025-3004 spa Lázaro Huerta, Alicia Implementation of hardware techniques for permanent fault tolerance in on-chip memories of CNN accelerators Implementación de técnicas hardware para la tolerancia a fallos permanentes en las memorias on-chip de aceleradores CNN Zaragoza Universidad de Zaragoza 2025 by-nc-sa Creative Commons 3.0 http://creativecommons.org/licenses/by-nc-sa/3.0/ Este Trabajo de Fin de Grado aborda la problemática del alto consumo energético en las memorias on-chip de aceleradores de redes neuronales convolucionales (CNN), proponiendo como solución la reducción de la tensión de alimentación (Vdd). Sin embargo, esta técnica conlleva la aparición de fallos permanentes en las celdas de memoria, lo que compromete la precisión del sistema. El objetivo principal del trabajo es implementar y evaluar experimentalmente dos mecanismos de tolerancia a fallos permanentes, basados en una propuesta del grupo de investigación Gaz, que permitan reducir el consumo energético sin afectar al rendimiento del sistema.<br /> Graduado en Ingeniería Informática Derechos regulados por licencia Creative Commons 820574@unizar.es 2721586 http://zaguan.unizar.es/record/164763/files/TAZ-TFG-2025-3004.pdf Memoria (spa) oai:zaguan.unizar.es:164763 driver trabajos-fin-grado 7 9 12 Este trabajo contribuye a la sostenibilidad promoviendo el desarrollo de hardware eficiente energéticamente, lo que se alinea con el ODS 7 (energía asequible y no contaminante). Fomenta la innovación tecnológica en el diseño de aceleradores de redes neuronales, en consonancia con el ODS 9 (industria, innovación e infraestructuras). Por último, al reducir el consumo energético sin comprometer el rendimiento, apoya prácticas de producción y consumo responsables (ODS 12). Valero Bresó, Alejandro dir. Gran Tejero, Rubén dir. Universidad de Zaragoza Informática e Ingeniería de Sistemas Arquitectura y Tecnología de Computadores TAZ TFG EINA 20250626191501.CREATION_DATE deposita:2025-12-03