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000035703 005__ 20170831220834.0
000035703 037__ $$aGDOC-2014-2392
000035703 041__ $$aspa
000035703 24500 $$930235$$aProcesadores comerciales
000035703 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2014-2015
000035703 520__ $$aEn esta asignatura se continúa la línea iniciada con las asignaturas “Arquitectura y Organización I  y II”, buscando aumentar y profundizar  los conocimientos teóricos y prácticos sobre organización del computador, arquitectura del procesador y su relación con el compilador,  en lo relativo a la ejecución eficiente de uno o pocos flujos de instrucciones. Esta asignatura se complementa con la asignatura Multiprocesadores, pero pueden cursarse en cualquier orden. En relación a la organización (estructura, función y control),  se introducen técnicas comerciales de extracción de paralelismo de grano fino, como ejecución multi-threading y ejecución fuera de orden. En relación a la arquitectura (lenguaje máquina), se presentan extensiones de propósito específico al repertorio de instrucciones,  como las extensiones multimedia, y se estudian arquitecturas de propósito específico como los procesadores digitales de señal (DSPs) o los microcontroladores para sistemas empotrados. Finalmente se estudia cómo el compilador es capaz de sacar provecho de cada una de estas arquitecturas, y cómo se puede medir y mejorar el rendimiento del código crítico, bien de forma manual o bien guiando al compilador.
000035703 521__ $$9148$$aGraduado en Ingeniería Informática
000035703 540__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/
000035703 700__ $$0(orcid)0000-0002-5916-7898$$aIbáñez Marín, Pablo Enrique
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000035703 8564_ $$s80469$$uhttps://zaguan.unizar.es/record/35703/files/guia.pdf$$yGuía (idioma español)
000035703 980__ $$aGDOC$$bIngeniería y Arquitectura$$c110