000005097 001__ 5097 000005097 005__ 20170831220333.0 000005097 037__ $$aTAZ-TFM-2010-064 000005097 041__ $$aeng 000005097 1001_ $$aAlbericio Latorre, Jorge 000005097 24500 $$aPrebúsqueda adaptativa en un chip multiprocesador 000005097 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2010 000005097 506__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/ 000005097 520__ $$aLa prebúsqueda agresiva ha demostrado ser una técnica eficiente para mejorar el rendimiento de los sistemas monoprocesador. Sin embargo, en sistemas multiprocesador con un último nivel de memoria cache compartido (LLC), la actividad de prebúsqueda inducida por un núcleo consume recursos comunes como espacio en la LLC y ancho de banda. Esto puede degradar el rendimiento del resto de núcleos e incluso el rendimiento general del sistema. Por tanto, la prebúsqueda hardware en un multiprocesador que tiene un último nivel de cache compartido (LLC) es un reto. En este trabajo presentamos ABS, un mecanismo de bajo coste que adecúa la agresividad de la prebúsqueda de cada uno de los núcleos en cada uno de los bancos de la LLC de un chip multiprocesador. El mecanismo se ejecuta de forma independiente en cada banco de la LLC usando sólo información local. A intervalos temporales regulares un núcleo es seleccionado y la tasa de fallos del banco y la utilidad de la prebúsqueda de dicho núcleo son muestreadas. Estas métricas son utilizadas para ajustar la agresividad de la prebúsqueda asociada al núcleo elegido. Nuestros análisis con cargas multiprogramadas de SPEC2K6 muestran que el mecanismo mejora tanto las métricas de usuario (el tiempo medio de retorno un 27% y la equidad un 11%) como las de sistema (la productividad agregada mejora un 22% y el ancho de banda consumido se reduce un 14%) con respecto a un sistema base con ocho núcleos que usa prebúsqueda secuencial marcada de grado fijo. Los resultados son consistentes cuando se utiliza un sistema con dieciséis núcleos o cuando comparamos nuestro mecanismo con propuestas previas. 000005097 521__ $$aMáster Universitario en Ingeniería de Sistemas e Informática 000005097 540__ $$aDerechos regulados por licencia Creative Commons 000005097 6531_ $$aPrebúsqueda 000005097 6531_ $$aPrefetch 000005097 6531_ $$aChip multiprocesador 000005097 6531_ $$aChip multiprocessor 000005097 6531_ $$aMultinúcleo 000005097 6531_ $$aMulticore 000005097 6531_ $$aCMP 000005097 700__ $$aIbáñez Marín, Pablo$$edir. 000005097 7102_ $$aUniversidad de Zaragoza$$bInformática e Ingeniería de Sistemas$$cArquitectura y Tecnología de Computadores 000005097 830__ $$aCPS 000005097 8560_ $$fjalberic@unizar.es 000005097 8564_ $$s878130$$uhttps://zaguan.unizar.es/record/5097/files/TAZ-TFM-2010-064.pdf$$yMemoria (eng)$$zMemoria (eng) 000005097 909CO $$ooai:zaguan.unizar.es:5097$$ptrabajos-fin-master$$pdriver 000005097 950__ $$a 000005097 980__ $$aTAZ$$bTFM$$cCPS