000053560 001__ 53560 000053560 005__ 20170831221230.0 000053560 037__ $$aGDOC-2015-2160 000053560 041__ $$aspa 000053560 100__ $$0(orcid)0000-0003-4164-5078$$aAlastruey Benedé, Jesús 000053560 24500 $$930235$$aProcesadores comerciales 000053560 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2015-2016 000053560 520__ $$aEn esta asignatura se continúa la línea iniciada con las asignaturas “Arquitectura y Organización de Computadores I y II”, buscando aumentar y profundizar los conocimientos teóricos y prácticos sobre organización del computador, arquitectura del procesador y su relación con el compilador, en lo relativo a la ejecución eficiente de uno o pocos flujos de instrucciones. Esta asignatura se complementa con la asignatura Multiprocesadores, pero pueden cursarse en cualquier orden. En relación a la organización (estructura, función y control), se introducen técnicas comerciales de extracción de paralelismo de grano fino, como ejecución multi-threading y ejecución fuera de orden. En relación a la arquitectura (lenguaje máquina), se presentan extensiones de propósito específico al repertorio de instrucciones, como las extensiones multimedia, y se estudian arquitecturas de propósito específico como los procesadores digitales de señal (DSPs) o los microcontroladores para sistemas empotrados. Finalmente se estudia cómo el compilador es capaz de sacar provecho de cada una de estas arquitecturas, y cómo se puede medir y mejorar el rendimiento del código crítico, bien de forma manual o bien guiando al compilador. 000053560 521__ $$9148$$aGraduado en Ingeniería Informática 000053560 540__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/ 000053560 700__ $$0(orcid)0000-0002-5916-7898$$aIbáñez Marín, Pablo Enrique 000053560 830__ $$9439 000053560 8564_ $$s80501$$uhttps://zaguan.unizar.es/record/53560/files/guia.pdf$$yGuía (idioma español) 000053560 980__ $$aGDOC$$bIngeniería y Arquitectura$$c110