000005574 001__ 5574 000005574 005__ 20150325135811.0 000005574 037__ $$aTAZ-PFC-2011-026 000005574 041__ $$aspa 000005574 1001_ $$aGracia Royo, Fernando 000005574 24500 $$aDiseño de microcontrolador compatible con 80251 000005574 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2011 000005574 506__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/ 000005574 520__ $$aEn el presente proyecto hemos estudiado la arquitectura de la familia de microcontroladores 80251 de Intel con el fin de poder diseñar un IP en VHDL sintetizable del mismo. Basados en la arquitectura clásica de 8 Bits de su predecesora, la familia de microcontroladores 8051, incrementa su capacidad de computación con la extensión del tamaño de los datos con los que opera, pudiendo ser estos de 8, 16 y 32 Bits. Dichos microcontroladores trabajan con un conjunto de instrucciones tipo Cisc con instrucciones con distinto número de Bytes. Así mismo, dependiendo de la instrucción se invierten diferentes intervalos de tiempo en desarrollarlas. Cada instrucción está asociada a un número de ciclos de máquina dependiendo de la complejidad de la operación a realizar o los accesos a memoria que se deban realizar. La compatibilidad con programas diseñados para la arquitectura del 51 implica que el microprocesador pueda trabajar en dos modos, fuente y binario. Cada uno tiene una serie de instrucciones específicas y para poder trabajar con ellas en el otro modo se necesita un Opcode de escape, incrementando el tamaño de las instrucciones en un Byte. El estilo que siguen estos microprocesadores a la hora de apilar los datos en las memorias es del tipo big-endian, es decir, la parte de mayor peso de una palabra se coloca en la posición de la memoria más baja. Nuestro objetivo ha sido el diseño del núcleo del microcontrolador 80251 en VHDL sintetizable para evaluar el número de puertas equivalentes. También se ha realizado mejoras de diseño para minimizar el número de ciclos de máquina requeridos por las instrucciones. Para lograrlo se ha optimizado el acceso a las memorias para datos desalineados implementando una configuración de memorias que permiten acceder a las memorias en un ciclo de reloj. En el desarrollo del diseño se ha tenido en cuenta el consumo de recursos de la FPGA realizando procesos de síntesis periódicos para asegurar un tamaño de hardware adecuado. La utilidad de este proyecto es reemplazar al 8051 de tres ciclos de reloj por ciclo de máquina. El motivo es el incremento velocidad de ejecución de programas al poder operar con datos de 1, 2 o 4 Bytes y aprovechar la reducción en el tamaño de código que permite obtener el conjunto de instrucciones adicionales. 000005574 521__ $$aIngeniero Industrial 000005574 540__ $$aDerechos regulados por licencia Creative Commons 000005574 6531_ $$aVHDL 000005574 6531_ $$aIP 000005574 6531_ $$amicrocontroladores 000005574 6531_ $$a8051 000005574 6531_ $$a80251 000005574 700__ $$aGarcía Nicolás, José Ignacio$$edir. 000005574 7102_ $$aUniversidad de Zaragoza$$bIngeniería Electrónica y Comunicaciones$$cElectrónica 000005574 830__ $$aCPS 000005574 8560_ $$f524783@celes.unizar.es 000005574 8564_ $$s2142183$$uhttps://zaguan.unizar.es/record/5574/files/TAZ-PFC-2011-026.pdf$$yMemoria (spa) 000005574 8564_ $$s2477136$$uhttps://zaguan.unizar.es/record/5574/files/TAZ-PFC-2011-026_ANE.pdf$$yAnexos (spa) 000005574 909CO $$ooai:zaguan.unizar.es:5574$$pdriver$$pproyectos-fin-carrera 000005574 950__ $$a 000005574 980__ $$aTAZ$$bPFC$$cCPS