Página principal > Generación automática de verificación en System Verilog de un banco de registros VHDL |
TAZ-TFG-2016-4301 |
López Azcona, Lucas
Navarro Tabernero, Denis (dir.) ; Resano Ezcaray, Jesús Javier (dir.)
Universidad de Zaragoza,
EINA,
2016
Departamento de Informática e Ingeniería de Sistemas, Área de Arquitectura y Tecnología de Computadores
Graduado en Ingeniería Informática
El registro pertenece a las siguientes colecciones:
Trabajos académicos > Trabajos Académicos por Centro > Escuela de Ingeniería y Arquitectura
Trabajos académicos > Trabajos fin de grado