Caracterización del comportamiento de la suite PARSEC en la jerarquía de memoria del procesador

Ortín Obón, Marta
Villarroya Gaudó, María (dir.) ; Suárez Gracia, Darío (dir.)

Universidad de Zaragoza, CPS, 2011
Departamento de Informática e Ingeniería de Sistemas, Área de Arquitectura y Tecnología de Computadores

Ingeniero en Informática

Resumen: La simulación es un recurso fundamental para el diseño de nuevas arquitecturas de computadores, pero resulta muy costosa en tiempo. Esto nos lleva a sacrificar la precisión del simulador o a utilizar cargas de trabajo demasiado ligeras que resultan poco representativas. En este proyecto, se ha realizado un estudio del propio simulador y las cargas de trabajo con el objetivo de conseguir simulaciones representativas de una ejecución realista en un tiempo razonable. Se ha analizado el tiempo de simulación con el simulador Simics y el módulo GEMS buscando cuellos de botella que pudieran ser optimizados. Hemos observado que el tiempo está distribuido de manera muy dispersa en los diferentes módulos del simulador, dificultando la optimización. Se ha realizado también un estudio del impacto del tamaño de la entrada para las aplicaciones de la suite PARSEC en la jerarquía de memoria del procesador, en el cual desmentimos la creencia popular de que las entradas de mayor tamaño presionan más la jerarquía de memoria. Hemos descubierto que no necesariamente las entradas más grandes presentan mayores tasas de fallos en cache y que la entrada nativa no genera un número de fallos notablemente más elevado que el resto. Como resultado final del proyecto, presentamos una selección de las entradas más representativas de una ejecución nativa para las aplicaciones de PARSEC que permitirá obtener resultados fiables manteniendo un tiempo de simulación razonable.

Palabra(s) clave (del autor): arquitectura de computadores ; plataformas de simulación ; benchmarks ; jerarquía de memoria

Tipo de Trabajo Académico: Proyecto Fin de Carrera