| TAZ-TFG-2019-076 |
Diseño de un bloque IP (AXI-4 compatible) en VHDL aplicado a la interpolación de señal de corriente en una etapa de potencia
Mur López, Alberto
Urriza Parroqué, Isidro (dir.)
Universidad de Zaragoza,
EINA,
2019
Ingeniería Electrónica y Comunicaciones department, Tecnología Electrónica area
Graduado en Ingeniería de Tecnologías y Servicios de Telecomunicación
Tipo de Trabajo Académico: Trabajo Fin de Grado
Notas: Resumen disponible también en inglés.
Notas: Resumen disponible también en inglés.
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