| TAZ-TFG-2019-076 |
Diseño de un bloque IP (AXI-4 compatible) en VHDL aplicado a la interpolación de señal de corriente en una etapa de potencia
Mur López, Alberto
Urriza Parroqué, Isidro (dir.)
Universidad de Zaragoza,
EINA,
2019
Departamento de Ingeniería Electrónica y Comunicaciones, Área de Tecnología Electrónica
Graduado en Ingeniería de Tecnologías y Servicios de Telecomunicación
Resumen: En este trabajo se lleva a cabo la caracterización e interpolación de una señal de intensidad en la carga de una etapa de potencia con configuración de inversor resonante serie en semi-puente. Aunque el objetivo específico de este trabajo es emplear la señal para distintos procesos de control y seguridad de un sistema de inducción doméstico, el proceso desarrollado es equivalente para cualquier aplicación en la que se requiera aumentar la resolución de una señal. Se han establecido los parámetros de diseño tras analizar las señales de muestra extraídas directamente de una plataforma experimental. Además se imponen unas medidas de calidad mínimas en determinados parámetros que debe cumplir la señal reconstruida. La interpolación de la señal se realiza mediante sobremuestreo y filtrado paso bajo. Durante la etapa de diseño se valoran diferentes configuraciones y tipos de filtro, comparando la calidad de reconstrucción y coste computacional de los mismos. Finalmente se propone una implementación en VHDL sintetizable del diseño seleccionado.
Tipo de Trabajo Académico: Trabajo Fin de Grado
Notas: Resumen disponible también en inglés.
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